Curso de RISC-V do Software ao Silício: Programação, Linux, FPGA e Aplicações de IA

Fundamentos de Arquitetura RISC-V e Visão Geral do Ecossistema

Paisagem da ISA RISC-V e Adoção Industrial

• Filosofia de ISA aberta e a paisagem de padronização do RISC-V International
• Modelo Mental do RISC-V: Arquitetura Load-Store, Banco de Registradores, Ordenação de Bytes
• Comparação com ARM, x86 e POWER: Compromissos para arquiteturas de computação heterogênea
• Avaliação da maturidade do ecossistema: SiFive, T-Head, Western Digital e a comunidade de silício open-source em crescimento
• Interfaces padronizadas: ISA Privilegiada RISC-V, Camada de Abstração de Software de Máquina (MSBL)

Modelos de Memória e Conformidade com ABI

• Especificação da Arquitetura Não Privilegiada: mapa de CSR, tratamento de exceções e hierarquias de memória
• Conjuntos de instruções RV32I / RV64I e conformidade com ABI para portabilidade binária entre plataformas
• Convenções de ordenação de memória e instruções de barreira para sistemas multiprocessados

Programação em Assembly RISC-V e Toolchain de Compiladores

Programação de Instruções de Baixo Nível

• Instruções base de inteiros (I), Multiplicação/Divisão (M), extensões de operações atômicas (A)
• Estratégias de programação conscientes de bitness para alvos RISC-V de 32 bits e 64 bits
• Convenções de chamada e gerenciamento de moldes de pilha para sistemas de software embutido e tempo real

Proficiência em Toolchain de Compiladores

• Toolchain de compiladores baseada em LLVM: Clang, LLVM, Binutils para compilação cruzada RISC-V
• Scripts de linker, seções e configuração de layout de memória para ambientes bare-metal e RTOS
• Intrinsics de compilador, níveis de otimização e ajuste de código dirigido por profiling
• Fluxos de trabalho de desenvolvimento de toolchains open-source: construção, teste e empacotamento de toolchains GCC/Clang personalizadas

Desenvolvimento de Sistemas Embutidos e Sistemas Operacionais em Tempo Real

Programação Bare-Metal e RTOS

• Programação de sistemas em Rust para RISC-V: abstrações de custo zero, gerenciamento de memória unsafe e desenvolvimento bare-metal
• Ambientes No-Std: linkers personalizados, desenvolvimento de drivers de dispositivo e E/S mapeada em memória
• Desenvolvimento de BSP para Zephyr RTOS e Buildroot para alvos RISC-V
• Interface com periféricos: programação de GPIO, I2C, SPI, UART e controladores DMA

Otimização de Energia e Desempenho

• Clock gating, gerenciamento de domínios de energia e otimização de modos de baixo consumo
• Análise de desempenho precisa em ciclos com perfis de simulação e contadores de desempenho de hardware
• Ajuste da latência de interrupções em tempo real para aplicações safety-critical

Desenvolvimento de Kernel Linux e Bootloader para RISC-V

Ecossistema de Firmware de Boot e Bootloaders

• OpenSBI (implementação da especificação SBI): desenvolvimento de firmware de bootloader
• UEFI/EDK II no RISC-V: desenvolvimento de pilhas de boot de firmware modernas
• Porting de Coreboot e U-Boot para computadores de placa única RISC-V

Integração de Kernel Linux

• Contribuições para o kernel principal RISC-V: overlays de árvore de dispositivos, topologia de CPU e desenvolvimento de drivers de controladores de interrupção (AIA)
• Desenvolvimento de BSP de fornecedores e configuração de kernel para plataformas SoC personalizadas
• Suporte a sistemas de arquivos, pilha de rede e suporte a containerização (Docker, Kubernetes) em sistemas host RISC-V

Design de SoC RISC-V e Prototipagem em FPGA

Arquitetura e Integração de SoC Multicore

• Metodologias de design de Network-on-Chip (NoC) para processadores RISC-V multicore
• Coerência de cache Axi4/CHI e protocolos de comunicação entre processadores
• Integração de IP open-source: OpenCores, Framework ChIPS e componentes RTL de fornecedores
• Design de matriz de barramento e integração de controladores de memória (DDR, SRAM, eMMC, PCIe)

Prototipagem de Processadores Baseados em FPGA

• Síntese e implementação em FPGA de núcleos RISC-V (ex.: BOOM, VexRiscv, PULP)
• Aserções SystemVerilog (SVA) e metodologia de verificação funcional baseada em UVM
• Ferramentas de verificação formal e testes baseados em propriedades para validação de núcleos RISC-V

Extensões Vetoriais RISC-V e Aceleração Específica para Domínio

Análise Aprofundada da Extensão RVV (Vetores RISC-V)

• Carregamento/armazenamento vetorial, multiplicação-soma vetorial fundida (VFMA) e aceleração de computação matricial
• Operações vetoriais de comprimento variável (VL, VLEN) para execução SIMD otimizada para carga de trabalho
• Operações de máscara vetorial, controle de segmentos e flexibilidade de tipos de dados para cargas de trabalho DSP e ML

Design de DSP Personalizado e Instruções Específicas para Domínio

• Design de aceleradores específicos para domínio através de extensões personalizadas e interfaces de operando baseadas em CBAR
• Modificações no frontend do compilador para geração de instruções personalizadas e emissão de código
• Estratégias de particionamento hardware-software para integração de aceleradores em SoCs de produção

Aceleração de IA e Aprendizado de Máquina na Borda para RISC-V

Design e Integração de NPU para Processadores RISC-V

• Arquitetura de Unidade de Processamento Neural (NPU): matrizes sistolicas, núcleos tensoriais e compressão de pesos para aceleração de IA on-chip
• Técnicas de quantização de modelos (INT8, INT4, FP8) para implantação em borda no RISC-V
• Compatibilidade com frameworks: TensorFlow Lite Micro, ONNX Runtime e PyTorch Edge em alvos RISC-V

Computação Heterogênea para Cargas de Trabalho de IA

• Co-design da CPU host RISC-V com NPU aceleradora de IA para pipelines de inferência em tempo real
• Otimização do subsistema de memória: gerenciamento de largura de banda HBM/DDR para pesos e ativações de modelos de ML
• Orçamento térmico e de energia para sistemas de inferência de IA em borda

Segurança de Hardware e Computação Confidencial no RISC-V

Proteção de Memória Física e Execução Confiável

• Proteção de Memória Física (PMP) e mecanismos de segurança do Page Table walker
• Arquiteturas de Enclave Seguro/TEE para RISC-V: integração OP-TEE, ambientes de execução confiáveis de classe SEV
• Segurança da cadeia de boot: raiz de confiança, boot seguro e atestação de lançamento medido

Aceleração Criptográfica

• Extensões criptográficas RISC-V (Zk, Zkr, extensões K): aceleração de SHA, AES, RSA, RSA-PSS e ECC
• Integração de criptografia pós-quântica (PQC) para processadores RISC-V de próxima geração
• Técnicas de mitigação de ataques de canal lateral: programação de tempo constante, mascaramento e geradores de números aleatórios de hardware

Arquitetura Personalizada Avançada e Design de Extensões de ISA

Arquitetura Específica para Domínio e Extensões de Instruções Personalizadas

• Metodologia de design de extensões de ISA: codificação, tabelas de codificação, análise de impacto na ABI e processo de submissão de especificação ao RISC-V International
• Design de banco de registradores personalizado com CBAR (Registros de Endereço Base Personalizados) para despacho de operandos
• Encadeamento de instruções, detecção de hazards e modificações de pipeline para extensões personalizadas

Verificação e Aprovação de Modificações de Arquitetura Personalizada

• Design de testbench para extensões personalizadas: geração de estímulos direcionados vs. aleatórios com restrições
• Frameworks de testes de regressão e verificação dirigida por cobertura para modificações arquiteturais
• Testes de interoperabilidade: garantindo que instruções personalizadas funcionem dentro das restrições estabelecidas da ABI

Aplicações Safety-Critical e Automotivas RISC-V

Conformidade com Segurança Funcional e Padrões Automotivos

• Conformidade com a segurança funcional ISO 26262 para processadores RISC-V automotivos
• Classificação ASIL-Q e desenvolvimento de manuais de segurança para IP de silício RISC-V
• Tratamento determinístico de interrupções, pares de núcleos lockstep e proteção de memória para sistemas RISC-V safety-critical

Aplicações de Tempo Real Industrial e Computação na Borda

• Conformidade com IEC 61508 SIL e agendamento determinístico em plataformas RISC-V multicore
• Desenvolvimento de gateways de IoT industrial com RISC-V: conectividade, analítica na borda e sistemas de atualização de firmware OTA

Projeto Final: Desenvolvimento de Sistema RISC-V de Ponta a Ponta

Projeto de Ciclo de Vida Completo

• Especificação de arquitetura: design de extensões de ISA e configuração do núcleo para um caso de uso definido
• Implementação RTL em SystemVerilog com testbenches UVM e cobertura de verificação formal
• Prototipagem em FPGA, desenvolvimento de firmware de boot e integração da pilha de drivers bare-metal
• BSP Linux e customização de toolchain para o núcleo RISC-V personalizado
• Implantação de cargas de trabalho de IA: integração de NPU, quantização de modelos e benchmarking de desempenho
• Validação de segurança: aplicação de PMP, boot seguro e benchmarking de aceleração criptográfica
• Documentação de arquitetura técnica, análise de estratégia de IP e apresentação a equipes multifuncionais