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Programa do Curso
Fundamentos da Arquitetura RISC-V e Visão Geral do Ecossistema
Panorama da ISA RISC-V e Adoção pela Indústria
- Filosofia de ISA aberta e o panorama de padronização do RISC-V International
- Modelo Mental do RISC-V: Arquitetura Load-Store, Registro (Register File), Ordenação de Bytes
- Comparação com ARM, x86 e POWER: Compensações para arquiteturas de computação heterogênea
- Avaliação da maturidade do ecossistema: SiFive, T-Head, Western Digital e a crescente comunidade de silício de código aberto
- Interfaces padronizadas: RISC-V Privileged ISA e Camada de Abstração de Software para Máquina (MSBL)
Modelos de Memória e Conformidade com ABI
- Especificação da Arquitetura Unprivileged: mapa de CSRs, tratamento de exceções e hierarquias de memória
- Conjuntos de instruções RV32I / RV64I e conformidade com ABI para portabilidade binária entre plataformas
- Convenções de ordenação de memória e instruções de barreira para sistemas multiprocessadores
Programação Assembly RISC-V e Toolchain de Compilador
Programação de Instruções em Baixo Nível
- Instruções inteiras básicas (I), Multiplicação/Divisão (M), extensões de Operações Atômicas (A)
- Estratégias de programação sensíveis à bitness para alvos RISC-V de 32 e 64 bits
- Convenções de chamada e gerenciamento de frame de pilha para sistemas de software embarcado e tempo real
Proficiência na Toolchain do Compilador
- Toolchain de compilador baseada em LLVM: Clang, LLVM e Binutils para cross-compilation RISC-V
- Linker scripts, seções e configuração de layout de memória para ambientes bare-metal e RTOS
- Intrinsics do compilador, níveis de otimização e ajuste de código baseado em profiling
- Fluxos de trabalho de desenvolvimento de toolchains de código aberto: construção, teste e empacotamento de toolchains GCC/Clang personalizadas
Desenvolvimento de Sistemas Embarcados e Sistemas Operacionais em Tempo Real
Programação Bare-Metal e RTOS
- Programação de sistemas em Rust para RISC-V: abstrações sem custo, gerenciamento de memória insegura (unsafe) e desenvolvimento bare-metal
- Ambientes No-Std: linkers personalizados, desenvolvimento de drivers de dispositivos e E/S mapeada em memória
- Desenvolvimento de BSP do Zephyr RTOS e Buildroot para alvos RISC-V
- Interfacing com periféricos: GPIO, I2C, SPI, UART e programação de controladores DMA
Otimização de Energia e Desempenho
- Gating de clock, gerenciamento de domínios de energia e otimização de modos de baixo consumo
- Análise de desempenho precisa em ciclos com profilers de simulação e contadores de desempenho de hardware
- Ajuste de latência de interrupção em tempo real para aplicações críticas à segurança
Desenvolvimento do Kernel Linux e Bootloader para RISC-V
Firmware de Inicialização e Ecossistema de Bootloaders
- OpenSBI (implementação da especificação SBI): desenvolvimento de firmware de bootloader
- UEFI/EDK II no RISC-V: desenvolvimento da pilha de inicialização de firmware moderno
- Porting do Coreboot e U-Boot para computadores single-board RISC-V
Integração com o Kernel Linux
- Contribuições para o kernel mainline do RISC-V: overlays de device tree, topologia de CPU e desenvolvimento de drivers para controladores de interrupção (AIA)
- Desenvolvimento de BSPs de fornecedores e configuração do kernel para plataformas SoC personalizadas
- Suporte a sistemas de arquivos, pilha de rede e suporte à containerização (Docker, Kubernetes) em sistemas host RISC-V
Design de SoC RISC-V e Prototipagem em FPGA
Arquitetura e Integração de SoC Multi-core
- Metodologias de design de Network-on-Chip (NoC) para processadores multi-core RISC-V
- Coerência de cache Axi4/CHI e protocolos de comunicação entre processadores
- Integração de IP de código aberto: OpenCores, ChIPS Framework e componentes RTL de fornecedores
- Design de matriz de barramento e integração de controladores de memória (DDR, SRAM, eMMC, PCIe)
Prototipagem de Processadores Baseada em FPGA
- Síntese e implementação de FPGA do núcleo RISC-V (ex.: BOOM, VexRiscv, PULP)
- Método de verificação funcional baseado em SystemVerilog Assertions (SVA) e UVM
- Ferramentas de verificação formal e testes baseados em propriedades para validação do núcleo RISC-V
Extensões Vetoriais RISC-V e Aceleração Específica ao Domínio
Aprofundamento na Extensão RVV (RISC-V Vector)
- Carga/armazenamento vetorial, multiplicação-acumulada fusa vetorial (VFMA) e aceleração de computação matricial
- Operações vetoriais de comprimento variável (VL, VLEN) para execução SIMD otimizada por carga de trabalho
- Operações de máscara vetorial, controle de segmentos e flexibilidade de tipos de dados para cargas de trabalho DSP e ML
Design de Instruções Personalizadas DSP e Específicas ao Domínio
- Design de aceleradores específicos ao domínio por meio de extensões personalizadas e interfaces de operandos baseadas em CBAR
- Modificações no frontend do compilador para geração de instruções personalizadas e emissão de código
- Estratégias de particionamento hardware-software para integração de aceleradores em SoCs de produção
Aceleração de IA e Machine Learning na Borda com RISC-V
Design e Integração de NPU para Processadores RISC-V
ar- Arquitetura da Unidade de Processamento Neural (NPU): matrizes systolic, tensor cores e compressão de pesos para aceleração de IA on-chip
- Técnicas de quantização de modelos (INT8, INT4, FP8) para implantação na borda com RISC-V
- Compatibilidade de frameworks: TensorFlow Lite Micro, ONNX Runtime e PyTorch Edge em alvos RISC-V
Computação Heterogênea para Cargas de Trabalho de IA
- Codificação conjunta da CPU host RISC-V com a NPU aceleradora de IA para pipelines de inferência em tempo real
- Otimização do subsistema de memória: gerenciamento de banda HBM/DDR para pesos e ativações de modelos de ML
- Alocação térmica e orçamentária de energia para sistemas de inferência de IA na borda
Segurança de Hardware e Computação Confidencial no RISC-V
Proteção de Memória Física e Execução Confiável
- Proteção de Memória Física (PMP) e mecanismos de segurança do Page Table walker
- Arquiteturas de Secure Enclave/TEE para RISC-V: integração OP-TEE, ambientes de execução confiáveis classe SEV
- Segurança da cadeia de inicialização: root of trust, boot seguro e atestado de lançamento medido
Aceleração Criptográfica
- Extensões criptográficas RISC-V (Zk, Zkr, K): aceleração SHA, AES, RSA, RSA-PSS e ECC
- Integração de criptografia pós-quântica (PQC) para processadores RISC-V de próxima geração
- Técnicas de mitigação de ataques por canais laterais: programação de tempo constante, mascaramento e geradores de números aleatórios de hardware
Arquitetura Personalizada Avançada e Design de Extensões ISA
Arquitetura Específica ao Domínio e Extensões de Instrução Personalizadas
- Metodologia de design de extensões ISA: codificação, tabelas de codificação, análise de impacto na ABI e processo de submissão da especificação do RISC-V International
- Design personalizado do arquivo de registradores com CBAR (Custom Base Address Registers) para despacho de operandos
- Pipelining de instruções, detecção de hazards e modificações de pipeline para extensões personalizadas
Verificação e Signoff de Modificações de Arquitetura Personalizada
- Design do testbench para extensões personalizadas: geração dirigida vs. aleatória de estímulos por constraints
- Frameworks de testes de regressão e verificação orientada a cobertura para modificações arquiteturais
- Testes de interoperabilidade: garantir que instruções personalizadas funcionem dentro das restrições da ABI estabelecida
Aplicações Automotivas e Críticas à Segurança com RISC-V
Segurança Funcional e Conformidade com Padrões Automotivos
- Conformidade de segurança funcional ISO 26262 para processadores automotivos RISC-V
- Classificação ASIL-Q e desenvolvimento de manuais de segurança para IP de silício RISC-V
- Tratamento determinístico de interrupções, pares de núcleos em lockstep e proteção de memória para sistemas RISC-V críticos à segurança
Aplicações Industriais em Tempo Real e Computação na Borda
- Conformidade IEC 61508 SIL e agendamento determinístico em plataformas multi-core RISC-V
- Desenvolvimento de gateways Industrial IoT com RISC-V: conectividade, análise na borda e sistemas de atualização de firmware OTA
Projeto Final: Desenvolvimento de Sistemas RISC-V de Ponta a Ponta
Projeto de Ciclo Completo
- Especificação da arquitetura: design de extensões ISA e configuração do núcleo para um caso de uso definido
- Implementação RTL em SystemVerilog com testbenches UVM e cobertura de verificação formal
- Prototipagem em FPGA, desenvolvimento de firmware de boot e integração da pilha de drivers bare-metal
- BSP Linux e personalização da toolchain para o núcleo RISC-V customizado
- Implantação de carga de trabalho de IA: integração NPU, quantização de modelos e benchmarking de desempenho
- Validação de segurança: aplicação de PMP, boot seguro e benchmarking de aceleração criptográfica
- Documentação da arquitetura técnica, análise da estratégia de IP e apresentação à equipe multifuncional
21 Horas
Testemunhos de Clientes (2)
As explicações e a interatividade do instrutor realmente trouxeram o assunto à vida; mesmo eu provavelmente não sendo experiente o suficiente, ainda aprendi muito com isso!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Máquina Traduzida
Gostei da plataforma que usamos. Era realmente agradável e fácil de usar. Achei interessante a seção sobre TypeScript, especialmente as partes sobre namespaces e módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Máquina Traduzida
