Obrigado por enviar sua consulta! Um dos membros da nossa equipe entrará em contato com você em breve.
Obrigado por enviar sua reserva! Um dos membros da nossa equipe entrará em contato com você em breve.
Programa do Curso
Fundamentos da Arquitetura RISC-V e Visão Geral do Ecossistema
Panorama da ISA RISC-V e Adoção pela Indústria
- Filosofia de ISA aberta e o panorama de padronização da RISC-V International
- Modelo mental do RISC-V: Arquitetura Load-Store, Registrador (Register File) e Ordenação de Bytes
- Comparação com ARM, x86 e POWER: Compensações (trade-offs) para arquiteturas de computação heterogênea
- Avaliação da maturidade do ecossistema: SiFive, T-Head, Western Digital e a crescente comunidade de silício open-source
- Interfaces padronizadas: RISC-V Privileged ISA, Camada de Abstração de Software Machine (MSBL)
Modelos de Memória e Conformidade com ABI
- Especificação da Arquitetura não privilegiada: mapa de CSR, tratamento de exceções e hierarquias de memória
- Conjuntos de instrução RV32I / RV64I e conformidade com ABI para portabilidade binária entre plataformas
- Convenções de ordenação de memória e instruções de barreira para sistemas multiprocessadores
Programação em Assembly RISC-V e Toolchain de Compilador
Programação de Instruções de Baixo Nível
- Instruções base inteiras (I), Multiplicação/Divisão (M) e extensões Operações Atômicas (A)
- Estratégias de programação conscientes do tamanho da palavra (bitness) para alvos RISC-V de 32 e 64 bits
- Convenções de chamada e gerenciamento de stack frame para sistemas de software embarcados e em tempo real
Domínio da Toolchain de Compilador
- Toolchain de compilador baseada em LLVM: Clang, LLVM e Binutils para compilação cruzada (cross-compilation) em RISC-V
- Scripts de linker, seções e configuração do layout de memória para ambientes bare-metal e RTOS
- Intrínsecos do compilador, níveis de otimização e ajuste de código orientado por profiling
- Fluxos de trabalho para desenvolvimento de toolchains open-source: construção, teste e empacotamento de toolchains GCC/Clang personalizadas
Desenvolvimento de Sistemas Embarcados e Sistemas Operacionais em Tempo Real (RTOS)
Programação Bare-Metal e RTOS
- Programação de sistemas em Rust para RISC-V: abstrações sem custo (zero-cost), gerenciamento inseguro de memória e desenvolvimento bare-metal
- Ambientes No-Std: linkers personalizados, desenvolvimento de drivers de dispositivos e I/O mapeado em memória
- Desenvolvimento de BSP do RTOS Zephyr e Buildroot para alvos RISC-V
- Interfaceamento com periféricos: programação de GPIO, I2C, SPI, UART e controladores DMA
Otimização de Energia e Desempenho
- Gating de clock, gerenciamento de domínios de energia e otimização de modos de baixo consumo
- Análise de desempenho com precisão de ciclo (cycle-accurate) usando profilers de simulação e contadores de performance de hardware
- Ajuste de latência de interrupção em tempo real para aplicações críticas à segurança
Desenvolvimento do Kernel Linux e Bootloader para RISC-V
Firmware de Inicialização e Ecossistema de Bootloader
- OpenSBI (implementação da especificação SBI): desenvolvimento de firmware de bootloader
- UEFI/EDK II no RISC-V: desenvolvimento da pilha de inicialização de firmware moderno
- Porting do Coreboot e U-Boot para computadores monocelulares (single-board) baseados em RISC-V
Integração com o Kernel Linux
- Contribuições para o kernel mainline do RISC-V: sobreposições de device tree, topologia da CPU e desenvolvimento de drivers para controladores de interrupção (AIA)
- Desenvolvimento de BSP de fornecedor e configuração de kernel para plataformas SoC personalizadas
- Suporte a sistemas de arquivos, pilha de rede e suporte à containerização (Docker, Kubernetes) em sistemas host RISC-V
Design de SoC RISC-V e Prototipagem em FPGA
Arquitetura e Integração de SoCs Multi-core
- Metodologias de design de Network-on-Chip (NoC) para processadores multi-core RISC-V
- Protocolos de coerência de cache Axi4/CHI e comunicação inter-processador
- Integração de IP open-source: OpenCores, ChIPS Framework e componentes RTL de fornecedores
- Design de matriz de barramento e integração de controladores de memória (DDR, SRAM, eMMC, PCIe)
Prototipagem de Processadores Baseada em FPGA
- Síntese e implementação em FPGA do core RISC-V (ex.: BOOM, VexRiscv, PULP)
- Método de verificação funcional baseado em Assertions SystemVerilog (SVA) e UVM
- Ferramentas de verificação formal e testes baseados em propriedades para validação do core RISC-V
Extensões Vetoriais RISC-V e Aceleração Específica ao Domínio
Mergulho Profundo na Extensão RVV (RISC-V Vector)
- Carga/Armazenamento vetorial, multiplicação-acumulada fusionada vetorizada (VFMA) e aceleração de computação matricial
- Operações vetoriais de comprimento variável (VL, VLEN) para execução SIMD otimizada por carga de trabalho
- Operações de máscara vetorial, controle de segmento e flexibilidade de tipos de dados para cargas de trabalho DSP e ML
Design de Instruções Personalizadas de DSP e Específicas ao Domínio
- Design de aceleradores específicos ao domínio através de extensões personalizadas e interfaces de operandos baseadas em CBAR
- Modificações no frontend do compilador para geração de instruções personalizadas e emissão de código
- Estratégias de particionamento hardware-software para integração de aceleradores em SoCs de produção
Aceleração de IA e Aprendizado de Máquina na Borda com RISC-V
Design e Integração de NPU para Processadores RISC-V
- Arquitetura de Unidade de Processamento Neural (NPU): arrays sincrônicos, tensor cores e compressão de pesos para aceleração de IA no chip
- Técnicas de quantização de modelos (INT8, INT4, FP8) para implantação na borda em RISC-V
- Compatibilidade de frameworks: TensorFlow Lite Micro, ONNX Runtime e PyTorch Edge em alvos RISC-V
Computação Heterogênea para Cargas de Trabalho de IA
- Co-design da CPU host RISC-V com NPU de acelerador de IA para pipelines de inferência em tempo real
- Otimização do subsistema de memória: gerenciamento de largura de banda HBM/DDR para pesos e ativações de modelos de ML
- Orçamento térmico e de energia para sistemas de inferência de IA na borda
Segurança de Hardware e Computação Confidencial no RISC-V
Proteção de Memória Física e Execução Confiável
- Proteção de Memória Física (PMP) e mecanismos de segurança do caminhador de tabelas de páginas (Page Table walker)
- Arquiteturas de Secure Enclave/TEE para RISC-V: integração OP-TEE, ambientes de execução confiável classe SEV
- Segurança da cadeia de inicialização: raiz de confiança, boot seguro e atestado de lançamento medido
Aceleração Criptográfica
- Extensões criptográficas RISC-V (extensões Zk, Zkr, K): aceleração de SHA, AES, RSA, RSA-PSS e ECC
- Integração de criptografia pós-quântica (PQC) para processadores RISC-V de próxima geração
- Técnicas de mitigação de ataques por canal lateral: programação de tempo constante, mascaramento e geradores de números aleatórios de hardware
Design de Arquitetura Personalizada Avançada e Extensões de ISA
Arquitetura Específica ao Domínio e Extensões de Instrução Personalizadas
- Metodologia de design de extensões ISA: codificação, tabelas de codificação, análise de impacto na ABI e processo de submissão à especificação da RISC-V International
- Design de arquivo de registradores personalizado com CBAR (Custom Base Address Registers) para despacho de operandos
- Pipeline de instruções, detecção de hazards e modificações no pipeline para extensões personalizadas
Verificação e Signoff de Modificações de Arquitetura Personalizada
- Design do testbench para extensões personalizadas: estímulos direcionados versus geração de estímulos aleatórios com restrições
- Frameworks de testes de regressão e verificação orientada por cobertura para modificações arquiteturais
- Testes de interoperabilidade: garantindo que instruções personalizadas funcionem dentro das restrições ABI estabelecidas
Aplicações Automotivas e RISC-V Críticas à Segurança
Segurança Funcional e Conformidade com Padrões Automotivos
- Conformidade com segurança funcional ISO 26262 para processadores automotivos RISC-V
- Classificação ASIL-Q e desenvolvimento de manuais de segurança para IP de silício RISC-V
- Tratamento determinístico de interrupções, pares de núcleos em lockstep (lockstep core pairs) e proteção de memória para sistemas RISC-V críticos à segurança
Aplicações Industriais em Tempo Real e Computação na Borda
- Conformidade SIL da IEC 61508 e escalonamento determinístico em plataformas multicore RISC-V
- Desenvolvimento de gateways IoT industriais com RISC-V: conectividade, análise na borda e sistemas de atualização de firmware OTA
Projeto Final: Desenvolvimento Completo de Sistemas RISC-V
Projeto de Ciclo de Vida Completo
- Especificação da arquitetura: design de extensões ISA e configuração do core para um caso de uso definido
- Implementação RTL em SystemVerilog com testbenches UVM e cobertura de verificação formal
- Prototipagem em FPGA, desenvolvimento de firmware de inicialização e integração da pilha de drivers bare-metal
- BSP Linux e personalização da toolchain para o core RISC-V personalizado
- Implantação de cargas de trabalho de IA: integração NPU, quantização de modelos e benchmarking de performance
- Validação de segurança: aplicação do PMP, boot seguro e benchmarking de aceleração criptográfica
- Documentação da arquitetura técnica, análise de estratégia de IP e apresentação à equipe multifuncional
Requisitos
Nenhum.
21 Horas
Testemunhos de Clientes (2)
As explicações e a interatividade do instrutor realmente trouxeram o assunto à vida; mesmo eu provavelmente não sendo experiente o suficiente, ainda aprendi muito com isso!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Máquina Traduzida
Gostei da plataforma que usamos. Era realmente agradável e fácil de usar. Achei interessante a seção sobre TypeScript, especialmente as partes sobre namespaces e módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Máquina Traduzida
